Xilinx MIG的ECC内存踩坑小记

内容纲要

最近在某灵车7K325T FPGA上搭SoC,由于该灵车开发板有9个8bit DDR3组成72bit,因此就打算尝试一下ECC内存。

调试过程中遇到以下问题:

1. 开启ECC后init_calib_complete不拉高

init_calib_complete不拉高意味着内存train失败。最后发现是ddr3的dm信号在ECC开启时默认是关闭的,而我们需要将对应引脚手动拉低为0。修改后恢复。

2. AXI接口上的RRESP出现2’b10,即SLAVE ERROR。

在开启ECC后如果读取未曾写入的内存地址,会由于ECC bit没有更新导致出现ECC校验失败。在使用过程中确保该地址写入过即可。

神奇的是,我用Chipyard生成的BOOM核接到开启ECC的MIG上,如果跳转到一个没有写指令的地址时,Exception Code为2,即Illegal instruction,并非Instruction access fault。

One Response

回复 scout 取消回复

您的电子邮箱地址不会被公开。

Back to Top