DDR4与HBM在UltraScale+ HBM上的IOPS测试

最近一个科研idea需要measure一些内存器件的latency数据,因此用FPGA对主流的内存器件的访问Latency进行了一个调研,诚然这样的结果和FPGA上具体Memory Controller的IP实现有关,但也可以作为一个参考,相信Xilinx的实现。 实验基于浪潮F37X FPGA卡,FPGA采用与VCU128相同的vu37p,属于Xilinx Ultrascale+ HBM系列,具体型号也与VCU128完全相同,这个卡其实设计和U280非常类似,但是比U280多了一个通道的DDR4也多了8GB存储容量,个人觉得还是一个比较不错的卡(但可惜不好买,我在闲鱼上买还遇到了奸商,买两张确认收货后发现有一张卡综合后的bit流如果有逻辑分布在指定bank就会有问题,结果卖家不懂FPGA也不认,巨大亏损)。 vu37p本身有2个4GB的HBM,Xilinx官方介绍其拥有460GB/s的bandwidth,我使用的这张FPGA卡也拥有3通道的72bit DDR4 2400 8GB内存(额外8bit用于ECC),一共24GB容量。 测试代码 为了做这个测试,我自己写了一个名为axi_iops的小项目,位于github.com:cyyself/axi_iops.git ,纯Verilog大概200行,用于对AXI随机读性能进行测试。该测试会使用LFSR随机生成一个地址,然后按照用户给定的arlen,arsize去发送请求。 在这个代码中,我们重点关注以下几个IO: module axi_iops #( parameter…

让Thunderbolt可以使用更大的BAR

问题描述 在Xilinx 7-Series FPGA上用AXI Memory Mapped to PCI Express IP核设置了一个256M的BAR,这个BAR直接连接到主板的PCIe上可以正常进行MMIO,但将FPGA通过Thunderbolt硬盘盒+M.2转PCIe连接到Thunderbolt上却无法使用。 通过查阅dmesg可观测到如下报错信息: [ 246.677146] pci 0000:0c:00.0: BAR 0: no…

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